Wang Han, Cheng Cheng, Shi Jiaru
(Departemen Teknik Fisika, Universitas Tsinghua, Beijing 100086)
Sumber frekuensi sintetis dirancang dengan loop fase terkunci digital ADF4351 dan Xilinx Spartan-6 FPGA sebagai komponen utama. Ini berfokus pada prinsip kerja ADF4351, proses komunikasi SPI antara keduanya, proses desain papan sirkuit, dan kode kontrol kunci dan hasil uji kinerja diberikan. Sumber frekuensi memiliki karakteristik struktur sederhana, biaya rendah, sumber daya kode yang lebih sedikit, perawatan dan peningkatan yang mudah, dll. Sumber frekuensi dapat mengeluarkan bentuk gelombang yang stabil dengan SFDR sekitar 40 dB dalam rentang frekuensi yang luas antara 100 hingga 700 MHz.
Fase terkunci loop; FPGA; sumber frekuensi; ADF4351; SPI; HDL
Nomor Klasifikasi Perpustakaan Cina: TN454
Kode identifikasi dokumen: SEBUAH
DOI: 10.16157 / j.issn.0258-7998.171271
Format kutipan berbahasa Mandarin: Wang Han, Cheng Cheng, Shi Jiaru. Perancangan sumber frekuensi sintetik berdasarkan ADF4351 dan FPGA. Application of Electronic Technology, 2017, 43 (10): 34-38, 43.
Format kutipan bahasa Inggris: Wang Han, Cheng Cheng, Shi Jiaru. Desain penyintesis frekuensi berdasarkan ADF4351 dan FPGA. Application of Electronic Technique, 2017, 43 (10): 34-38, 43.
0 Kata Pengantar
Penelitian sumber frekuensi sintetik dimulai pada awal tahun 1970-an yang memiliki keunggulan pada stabilitas frekuensi tinggi, spektrum frekuensi murni, dan noise fasa rendah, namun karena kesulitan teknis yang tinggi maka biayanya relatif mahal. Dengan munculnya chip loop fase-terkunci tipe VCO yang terintegrasi, desain sumber frekuensi sintetis kecil menjadi mungkin. Artikel ini bertujuan untuk menggunakan ADF4351 dan XC6SLX9 sebagai komponen utama, dengan bantuan ADISimPLL dan Xilinx ISE, untuk merancang sumber frekuensi sintetis yang sederhana dan berbiaya rendah.
1 Pengantar PLL
Phase -lock Loops (PLL) adalah sistem umpan balik negatif dengan detektor frekuensi fasa (Phase Frequency Detector, PFD) dan osilator yang dikendalikan tegangan (Voltage-controlled Oscillator, VCO) sebagai inti dan konversi frekuensi dari sinyal input. . Struktur yang paling umum ditunjukkan pada Gambar 1.
Hubungan frekuensi antar sinyal pada gambar adalah persamaan (1):
Dimana N adalah nilai pembagi integer, P adalah nilai dari prescaler, dan R adalah nilai pembagi referensi.
ADF4351 adalah loop fase-terkunci baru yang diproduksi oleh Perangkat Analog, dengan osilator terkontrol tegangan internal, rentang frekuensi output frekuensi adalah 35 ~ 4400 MHz, dan daya dibagi menjadi empat roda gigi +5 dBm, +2 dBm, -1 dBm dan -4 dBm.
Penghitung N dari loop fase-terkunci terdiri dari 3 bagian: rasio pembagi integer 16-bit INT, modulus modulus 12-bit, dan FRAC pembagi pembagi desimal 12-bit, seperti yang ditunjukkan pada Gambar 2. Oleh karena itu hubungan antara frekuensi sinyal keluaran dengan frekuensi sinyal masukan adalah persamaan (2):
Pembagi dalam rumus adalah nilai pembagi keluaran, yang dapat dikonfigurasi sebagai 1, 2, 4, 8, 16, 32, 64.
Ketika FRAC diatur ke 0, itu adalah mode pembagian frekuensi bilangan bulat, dan resolusi sinyal keluaran adalah kelipatan bilangan bulat dari frekuensi sinyal referensi fref. Jika FRAC bukan 0, FRAC bekerja dalam mode frekuensi pecahan.
Dalam hal komunikasi, register on-chip ADF4351 dikendalikan oleh antarmuka periferal serial tiga kabel (Serial Peripheral Interface, SPI) tanpa paritas. Diagram waktu ditunjukkan pada Gambar 3.
Sinyal LE digunakan untuk mengontrol hidup dan mati komunikasi SPI. DATA adalah data yang akan ditulis. CLK adalah sinyal clock. Chip menulis nilai dalam DATA ke register geser sedikit demi sedikit dengan cara bit yang paling signifikan (Most Significant Bit, MSB) di tepi jam yang naik. Alamat register ditentukan oleh 3 bit terakhir DATA.
ADF4351 berisi total enam register 32-bit, yang dapat mengkonfigurasi berbagai parameter seperti nilai setiap pembagi, perbedaan fase antara sinyal keluaran dan sinyal masukan, dan daya sinyal keluaran.
2 desain kode HDL
Agar loop fase terkunci mengeluarkan sinyal yang diperlukan, komunikasi SPI harus dijamin berjalan normal. Diagram sekuens ADF4351 menyediakan 7 parameter waktu kunci t1 t7, yang diatur seperti yang ditunjukkan pada Gambar 4.
6 sinyal pada gambar semuanya dihasilkan oleh FPFA. Parameter desain ditunjukkan pada Tabel 1.
Kode HDL ditulis dalam bahasa Verilog dan terdiri dari dua modul, satu digunakan untuk menghasilkan sinyal untuk komunikasi SPI, dan yang lainnya digunakan untuk menjalankan logika sekuensial. Kode sinyal kunci adalah sebagai berikut:
Tulis file fixture uji untuk melakukan simulasi setelah memetakan kode HDL, dan bentuk gelombang waktu yang diperoleh ditunjukkan pada Gambar 5.
Diantaranya, yang pertama adalah pin reset, clk_clocked adalah pin indikator kunci fase clock. Sinyal kunci sclk, LE, dan data_out pada gambar telah memenuhi batasan waktu yang diberikan pada Tabel 1.
Sumber daya yang ditempati oleh kode ini ditunjukkan pada Gambar 6.
Diantaranya, flip-flop (Flip Flop, FF) dan tabel look-up (LUT) yang digunakan untuk mengukur indikator kinerja FPGA hanya menggunakan 1%, menyisakan margin yang cukup untuk pemeliharaan kode dan peningkatan selanjutnya.
3 desain sirkuit
Papan pengembangan FPGA yang digunakan dalam percobaan ini adalah QF-DualAdcUsb-B yang dilengkapi dengan chip seri Xilinx Spartan-6 XC6SLX9, yang menyediakan 40 pin gratis, yang dapat digunakan untuk berkomunikasi dengan perangkat lain. ADIsimPLL yang disediakan oleh ADI digunakan untuk desain tambahan, frekuensi deteksi fasa diatur ke 0,5 MHz, dan filter loop (antara pin 7 dan 20) mengadopsi filter urutan ketiga pasif untuk mengurangi kebisingan yang masuk. Margin sudut diatur ke 45 °. Terminal masukan sinyal referensi dibuat menjadi konektor BNC (pin No. 29), dan antarmuka komunikasi SPI (pin No. 1, 2, dan 3) dihubungkan ke konektor 6 × 2, yang dapat dihubungkan ke papan pengembangan FPGA melalui kabel datar. Pin output sinyal utama RFOUTA + dan RFOUTA- adalah balun yang digabungkan menjadi output berujung tunggal, dan pin output sinyal tambahan RFOUTB + dan RFOUTB- tidak digunakan. Diagram sirkuit terakhir ditunjukkan pada Gambar 7.
Impedansi masukan dan impedansi keluaran dari rangkaian keduanya dirancang sebesar 50 , yang nyaman untuk dicocokkan dengan osiloskop dan instrumen lainnya.
4 Verifikasi fungsi sistem
Persyaratan sinyal input ADF4351 dalam Datasheet adalah laju perubahan tegangan lebih besar dari 21 V / s, baik gelombang sinus maupun gelombang persegi. Pada percobaan ini digunakan sinyal sinusoidal 17,5 MHz dengan nilai peak-to-peak 3 V sebagai sumber eksitasi.
Menurut rumus perhitungan frekuensi sinyal keluaran, 5 parameter penting dari loop fase-terkunci adalah INT, FRAC, MOD, R dan pembagi. Mengambil output 500 MHz sebagai contoh, sesuai dengan frekuensi sinyal input dan frekuensi deteksi fase yang dirancang, nilai pembagi R dapat dihitung sebagai 17,5 MHz / 0,5 MHz = 35, dan angka biner yang sesuai adalah 0b 100011. Nilai disimpan dalam bit ke-23 hingga ke-14 dari register 2, dan kisaran yang valid adalah 1 hingga 1023, sehingga nilai 10 bit ini harus dikonfigurasi sebagai 0b0000100011.
Dalam aplikasi frekuensi tunggal, resolusi frekuensi keluaran tidak perlu diatur ke kelipatan fraksional dari frekuensi diskriminasi fasa, sehingga mode pembagian frekuensi integer-N dapat digunakan dan FRAC = 0. Ambil pembagi = 8, lalu:
Nilai INT disimpan dalam bit ke-30 hingga ke-15 dari register 0, dan kisaran yang valid adalah 23 hingga 65535. Setel 16 bit ini ke bilangan biner 0b1111101.000.000 sesuai dengan 8.000.
Demikian pula, nilai register lain dapat diturunkan, seperti yang ditunjukkan pada Tabel 2.
Setelah dihidupkan, unduh firmware ke FPGA, mulai komunikasi SPI, periksa titik uji pada papan PCB dengan multimeter dan uji osiloskop untuk memastikan apakah ADF4351 dalam kondisi kerja normal.
Tegangan dari 6 pin catu daya sebenarnya adalah +3,3 V. Selain itu, output dari pin MUXOUT dari ADF4351 telah diatur sebagai output dari pembagi R di register 2. Ketika loop fase-terkunci bekerja secara normal, pin ini akan mengeluarkan sinyal pulsa sempit dengan frekuensi yang sama dengan frekuensi deteksi fase. Bentuk gelombang aktual yang diukur ditunjukkan pada Gambar 8.
Frekuensi sinyal pulsa sekitar 501,88 kHz, yang pada dasarnya sama dengan frekuensi pembeda fase.
Terlihat bahwa komunikasi SPI antara FPGA dan ADF4351 telah berhasil terjalin. Selanjutnya, amati sinyal pada pin keluaran loop fase-terkunci, dan gelombang sinus dengan frekuensi 500 MHz diukur. SFDR-nya adalah:
Ketika sinyal input referensi adalah 17,5 MHz, N = 8000, FRAC = 0, MOD = 2, dan pembagi = 8, sinyal output dari loop fase-terkunci ditunjukkan pada Gambar 9.
Pertahankan parameter lain tidak berubah, dengan memodifikasi nilai N dan pembagi, frekuensinya adalah 400 MHz seperti yang ditunjukkan pada Gambar 10 (a), 600 MHz seperti yang ditunjukkan pada Gambar 10 (b), 536 MHz seperti Gambar 10 (c) dan 700 MHz seperti yang ditunjukkan pada Sinyal keluaran 10 (d) ditunjukkan pada Gambar 10.
Akhirnya diukur bahwa di bawah parameter filter loop yang dirancang, ketika penyintesis frekuensi beroperasi pada 100 MHz hingga 700 MHz, bentuk gelombang keluaran yang relatif stabil dapat diperoleh.
5. Kesimpulan
Artikel ini memperkenalkan skema desain sumber frekuensi sintetis berdasarkan loop fase-terkunci dan FPGA, dan memberikan ide-ide dasar tentang analisis waktu, pengembangan kode, dan desain sirkuit. Eksperimen menunjukkan bahwa sumber frekuensi ini dapat mengeluarkan bentuk gelombang dengan SFDR sekitar 40 dB dalam rentang 100 MHz hingga 700 MHz. Sumber frekuensi memiliki karakteristik biaya rendah, penggunaan sumber daya yang lebih sedikit, dan perawatan yang mudah.Pengolahan sinyal digital dapat dilakukan dengan memperluas kode HDL dan menambahkan modul berikutnya. Di sisi lain, karena tidak ada mekanisme verifikasi dalam komunikasi SPI, yaitu mode komunikasi itu sendiri rentan terhadap interferensi, dan sinyal clock yang dikeluarkan oleh FPGA berisik.Bila bekerja dalam situasi interferensi elektromagnetik yang kuat, pelindung elektromagnetik harus dilakukan, dan Sinyal jam perlu dibentuk.
referensi
Li Xiang. Desain dan implementasi sumber frekuensi berdasarkan ADF4351 wideband frequency synthesizer. Science and Technology Outlook, 2014, 11: 112-114.
Gao Shuting, Liu Hongsheng Tinjauan Umum Sumber Frekuensi Teknologi Radar Kontrol Kebakaran, 2004, 33 (1): 43-46.
PERANGKAT A. Pertanyaan yang Sering Diajukan tentang Phase-Locked Loop. (2011) 2012.
VCO E D L F, DIVIDER F. Dasar-dasar Phase Locked Loops (PLLs).
Chen Houlai, Wu Zhiming, Luo Fengwu. Kontrol serial berdasarkan potensiometer digital Verilog HDL ADN2850. Teknologi Elektronik Modern, 2009, 32 (8): 122-124.
Xia Yuwen. Tutorial Desain Sistem Digital Verilog MCU dan Aplikasi Sistem Tertanam, 2003 (6): 51-51.
Xu Fei, Li Tianyu, Lu Jing, dkk. Desain dan implementasi sistem sumber sinyal broadband adaptif. Komputer Mikro dan Aplikasi, 2016, 8: 017.
- Harvard China Forum dibuka pada bulan April, menghitung mundur hingga Kompetisi Kewirausahaan 75.000 USD
- Orang tua "pendaftaran rumah tangga tinggi" yang tinggal sendirian di komunitas ini memberikan 200.000 buku tabungannya untuk disimpan
- Comma.ai adalah pengguna awal domestik pertama setelah open source, mencium peluang bisnis baru untuk mengemudi otonom?
- Mark Wahlberg membintangi "Terror Attack di Boston" dengan pasukan polisi penuh, FBI bekerja sama untuk memicu terorisme
- Tur Yu Hao Ming Disney "dipaksa" untuk menjual lucu, memakai sarung tangan Mickey Mouse ekspresi tak berdaya